目前国内对1553B总线接口板的设计一般基于DDC公司BU-61580协议芯片完成，但只能完成协议处理部分，应用时还需外围的存贮器和微处理器等辅助芯片。故采用现场可编程门阵列(FPGA)实现整个接口板核心的设计。

1 系统总体架构

1553B总线信号进入接口板后，首先通过隔离变压器进行电平转化，使之匹配后面收发器的工作电压。收发器再把电平转化后1553B差分信号转化为可识别的TTL电平。但此时的信号仍然是曼彻斯特Ⅱ型码，故需经解码和串并转换，同时完成数据字的同步、数据、曼彻斯特码错误的检出、奇偶检测和位/ 字计数等，处理后的数据串并转换后存入内存再对其进行相关的协议处理。发送数据时，将终端接收的数据暂存于内存中，等待发送命令。一旦收到发送命令，即发送数据并通过并串转换后进行曼彻斯特编码且调制解调后发送到1553B的双余度总线上。

2 系统硬件构成及其实现

信号调制解调用隔离变压器和收发器，分别采用的是HOLT公司PM-DB2725EX和HI-1570芯片。而从曼彻斯特编解码后的部分都可在一片FPGA芯片内实现，选定Altera公司CyclONe系列的EP1C12作为主芯片。其中FPGA与总线间接口部分的电路如图2。

FPGA与总线间接口部分的电路

3 FPGA内部的模块构成及实现

FPGA片内的实现，通过Verilog程序和调用QuartusII软件内部宏模块完成，可分为双冗余曼彻斯特II编解码及串并转换、总线传输逻辑、终端协议和消息处理、内存及控制器和子系统等模块。

3.1 双冗余曼彻斯特II编解码及串并转换模块

该模块实现曼彻斯特码的编解码，串并转换后同总线传输逻辑模块进行通信。原始数据采样采用16M时钟频率。

3.2 总线传输逻辑模块

该模块对上一模块的16位并行数据按1553B协议定义进行分解、存储，并给协议模块响应信号及对其命令执行，发出相应状态字和数据字。

3.3 内存及控制器模块

用作系统寄存器和与下级子系统进行数据交换的数据存贮区，以响应其它各模块可能存在的寄存器和数据访问，该模块由以下3个子模块组成：

DPSRAM模块：为Quartus软件宏模块altsyncram的实例化调用，在物理上为FPGA芯片片内SRAM的调用。实例化调用后为双端口可同时读写的同步SRAM内存，以满足总线传输逻辑，协议处理模块，初始化自检模块之一和子系统模块可能同时存在的访问请求。

RAM_Control模块：为上一模块DPSRAM的内存控制器，根据上游(user_interface模块)信号产生符合DPSRAM时序的读写使能，地址，数据和读写确认信号。

user_interface模块：解决多端口输入不能直接线与和定向输出从DPSRAM读取的数据的问题。

3.4 终端协议和消息处理模块

该模块解析接收到的命令并通知总线传输模块做出相应的响应。可分为以下4个子模块：①read模块完成指令字的读取;②protocol模块完成指令字分析和协议的处理;③write模块根据protocol模块解析命令后发过来的指令完成对应状态字的修改;④choose模块将对read和 write两个模块发给ram的命令和地址进行选通。

3.5 子系统模块

子系统含收发、终端地址产生和校验等模块。①收发模块：完成存贮器16位的并行数据和2400bit串行数据的转换;②终端地址产生和校验模块：终端地址由子系统的拨码开关设定，即读取拨码开关的电平值并产生相应的地址奇校验位后存贮到内存的终端地址寄存器中，并初始化状态字。编写以上各模块代码时，状态机跳转的条件原来是检测电平值，但在仿真过程中发现有时检测不到或多次检测到从而导致状态机误操作，改用如下跳变沿检测后问题得到解决，对应代码为：

对应代码

其原理为：将需检测的信号不断地通过2个D触发器连续锁存2次，当检测到2次锁存的值符合跳变沿条件时才执行动作如图3。采用该检测方式后程序仿真不出现类似不稳定问题，但同时也造成1个时钟周期的额外延时。

3.6 仿真及FPGA实现

以上各功能模块采用Verilog编写，内存则调用QuartusII宏模块。整个程序的功能仿真，综合布线和最后的时序仿真均用ALTERA公司的QuartusII完成。各模块综合后在QuartusII中编译后生成symbol。

为某型号调谐滤波器与1553总线通信的消息仿真波形。其中：RT地址设定为00101，即图4中拨码开关pat4～pat0的电平值，子地址为00001。复位后第1条消息为RT不发送数据请求时发送矢量字模式命令及其响应，状态字所带的数据字为&H0000，该命令循环发送至 RT直到有请求第3条消息的情况;第2条消息为RT接收1个数据字命令及其响应;第3条是当RT有发送数据请求时的发送矢量字及其响应，状态字所带的数据字为&H0001;第4条是RT发送两个数据字命令及其响应;第5条是带数据字的同步模式命令及其响应。

由仿真波形可见，该系统基本满足该滤波器的应用，为进一步验证其实际应用和其他协议，将其下载至FPGA中进行测试。FPGA内部是基于 SRAM结构的，因此需要1片配置芯片固化其内部结构，故采用JTAG模式和主动串行模式(AS)2种配置模式。调试时使用JTAG模式直接将逻辑写入 FPGA内部，调试好后再用AS模式将程序写入配置芯片EPCS4中，经测试通过。

4 结语

基于FPGA技术的总线接口板设计，已通过某军用飞机的测试，实现1553总线和子系统的通讯。将FPGA技术应用于1553B总线接口，设计成本降低，设计周期缩短，系统的集成度提高，扩展能力增强，具有重要的现实意义和应用前景。

1553b

1553b总线，是美国军方专为飞机上设备制定的一种信息传输总线标准，也就是设备间传输的协议。而每个国家根据本国的情况，并参考美国的标准制定出自己的总线协议。而相关的公司又根据不同的协议标准开发出相应的总线接口模块。

1553b数据总线

MILSTD1553B数据总线具有双向输出特性，实时性和可靠性高，广泛应用在当代的运输机和相当数量的民航客机以及军用飞机上，航天系统也广泛的应用这一总线。

1553B总线系统主要由3部分组成：总线控制器BC；远程终端RT；总线监视器BM。

1553B总线的工作频率是1 Mb/s 。采用曼彻斯特II码，半双工工作方式。主要的硬件部分为总线控制器（BC）、远端终端（RT）和可选用的总线监控器（BM）。一般情况下，这3部分通过1个多路总线接口（MBI）来完成。可把MBI嵌在计算机内。该总线有10种消息格式。每个消息至少包含2个字，每个字有16个消息位，1个奇偶校验位和3个位长的同步头，所有的消息字都采用曼彻斯特II码构成。

1553B数据总线用的是指令/响应型通信协议。他有3种类型的终端，分别为：

(1)总线控制器（BC）

他是在总线上唯一被安排为执行建立和启动数据传输任务的终端。

(2)远程终端(RT)

他是用户子系统到数据总线上的接口，他在BC的控制下提取数据或接受数据。

(3)总线监控器（BM）

他“监控”总线上的信息传输，以完成对总线上的数据源进行记录和分析，但他本身不参与总线的通信。

1553总线是MIL－STD－1553总线的简称，MIL-STD-1553总线是飞机内部时分制命令/响应式多路复用数据总线。1553数据总线标准是20世纪70年代由美国公布的一种串行多路数据总线标准。1553B是该总线的第2个版本，后面的更新以notice的形式发布。总线能挂31个远置终端，1553B总线采用指令/响应型通信协议，它有三种终端类型：总线控制器（BC）、远程终端（RT）和总线监视器（BM）；信息格式有BC到RT、RT到BC、RT到RT、广播方式和系统控制方式；传输媒介为屏蔽双绞线，1553B总线耦合方式有直接耦合和变压器耦合；1553B总线为多冗余度总线型拓扑结构，具有双向传输特性，其传输速度为1Mbps传输方式为半双工方式，采用曼彻斯特码进行编码传输。采用这种编码方式是因为适用于变压器耦合，由于直接耦合不利于终端故障隔离，会因为一个终端故障而造成整个总线网络的完全瘫痪，所以其协议中明确指出不推荐使用直接耦合方式。

在20世纪60年代以前，飞机机载电子系统没有标准的通用数据通道，各个电子设备单元之间连接往往需要大量的电缆。随着机载电子系统的不断复杂化，这种通信方式所用的电缆将会占用很大的空间和重量，而且对传输线的定义和测试也较为复杂，费用较高。为了解决这一问题，美国SAE A2K委员会在军方和工业界的支持下于1968年决定开发标准的信号多路传输系统，并于1973年公布了MIL-STD-1553标准。1973年的1553B多路传输数据总线成为了未来军机将采用的技术，它取代了在传感器、计算机、指示器和其他飞机设备间传递数据的庞大设备，大大减少了飞机重量，并且使用简单、灵活，此标准的修订本于1978年公布，即MIL-STD-1553标准。1980年，美国空军又对该标准作了局部修改和补充。该标准作为美国国防部武器系统集成和标准化管理的基础之一，被广泛的用于飞机综合航电系统、外挂物管理与集成系统，并逐步扩展到飞行控制等系统及坦克、舰船、航天等领域。它最初由美国空军用于飞机航空电子系统，目前已广泛应用于美国和欧洲海、陆、空三军，而且正在成为一种国际标准。我国于1987年颁布了相应的军标。

MIL-STD-1553B协议芯片国产化

基于对1553B规范和gjb289a-97的消化理解，通过FPGA来实现MIL-STD－1553B协议是可行的，目前的科研院所和相关的单位在这方面作了大量的工作，设计出的协议芯片已经能够完全1553B规范。恩菲特科技于2005年推出的EP-H31580就是典型的代表，其性能指标达到国外同类产品水平。基于EP-H31580开发的1553B板卡的总线已经包括了PCI、PXI/CPCI、VXI、PC/104、PC/104+、PCMCIA等；在多家航空航天和兵器领域的科研院所和生产单位得到了广泛的应用！

1553b特点

1553B总线是一种集中式的时分串行总线，其主要特点是分布处理、集中控制和实时响应。其可靠性机制包括防错功能、容错功能、错误的检测和定位、 错误的隔离、错误的校正、系统监控及系统恢复功能。采用双冗余系统，有两个传输通道，保证了良好的容错性和故障隔离。综合起来1553B总线有以下几个特点：

一是实时性好，1553B总线的数据传输率为1Mbps，每条消息最多包含32个字，传输一个固定不变的消息所需时间短。数据传输速率比一般的通讯网高。

二是合理的差错控制措施和特有的方式命令，为确保数据传输的完整性，1553B采用了合理的差错控制措施――反馈重传纠错方法。当BC向某一RT发出一个命令或发送一个消息时，终端应在给定的响应时间内发回一个状态字，如果传输的消息有错，终端就拒绝发回状态字，由此报告上次消息传输无效。而特有的方式命令不仅使系统能完成数据通讯控制任务，还能检查故障情况并完成容错管理功能。

三是总线效率高， 总线形式的拓扑结构对总线效率的要求比较高，为此1553B对涉及总线效率指标的某些强制性要求如命令响应时间、消息间隔时间以及每次消息传输的最大和最小数据块的长度都有严格限制。

四是具有命令/响应以及“广播”通讯方式，BC能够以“广播”方式向所有RT发送一个时间同步消息，这样总线上的所有消息传输都由总线控制器发出的指令来控制，相关终端对指令应给予响应并执行操作。这种方式非常适合集中控制的分布式处理系统。但1553B 总线价格高昂，限制了它在工业领域的普遍性应用。

1553b消息传输

1553B总线上的信息是以消息(Message)的形式调制成曼彻斯特码进行传输的。每条消息最长由32个字组成，所有的字分为三类:命令字、数据字和状态字。每类字的长度为20位，有效信息位是16位，每个字的前3位为单字的同步字头，而最后1位是奇偶校验位。有效信息(16位)及奇偶校验位在总线上以曼彻斯特码的形式进行传输，传输一位的时间为1 μS(即码速率为1MHz)。同步字头占3位，先正后负为命令字和状态字，先负后正为数据字。

在这三种类型的字中，命令字位于每条消息的起始部分，其内容规定了该次传输的具体要求。状态字只能由RT发出，它的内容代表RT对BC发出的有效命令的反馈。BC可以根据状态字的内容来决定下一步采取什么样的操作。数据字既可以由BC传输到某RT，也可以从某RT传输至BC，或者从某RT传输到另一RT，它的内容代表传输的数据。

1553B总线上消息传输的过程是:总线控制器向某一终端发布一个接收/发送指令，终端在给定的响应时间范围内发回一个状态字并执行消息的接收/发送。BC通过验收RT回答的状态字来检验传输是否成功并做后续的操作。

消息是构成1553B总线通讯的基本单位，如果需要完成一定的功能，就要将多个消息组织起来，形成一个新的结构叫做帧(Frame)。完成一个消息的时间称为消息时间，两个消息之间的间隔称为消息间隔时间，完成一个帧的时间称为帧时间。在实际应用中这三种时间都是可以通过编程设置的。

1553b应用

基于军事上的需要，现在武器上的电子设备不断增加，如何将电子设备加以有效的综合，从而使之达到资源和功能的综合已成为武器发展的必然要求。武器综合电子系统的基础就是采用数据总线结构，利用数据总线使处理机（包括硬件和软件）、信息传输以及控制显示3个分系统为各种任务所共用。这样就具有以下优点：减少武器设备体积和重量，提高武器系统可靠性，降低成本，提高检测精度等。现代武器对本身通信系统的要求一般有以下几点：

一是能有效实现各子系统之间的数据传输，且满足特定的通信特性;

二是通信子系统相对独立地工作，对应用软件尽可能透明，且占用主机的时间尽可能少。

三是通信系统灵活，易于修改。

四是通信子系统具有较强的抗干扰能力。

而1553B总线的优良性能恰好能满足上面几点要求，从而使其在现代武器系统中得到了越来越多的重视，已成为战车、舰船、飞机等武器平台上电子系统的主要工作支柱。

航空电子系统通常包括十多个机载计算机子系统，如何有效的实现各子系统之间的数据通信对整个航空系统的成败无疑起着关键性的作用。自1973年美国公布了军用标准MIL－STD－1553B总线后，它就迅速的被应用于空军，在F－16、F－18、B－1和AV－SB等多种飞机上得到应用。

目前世界上可以作为军用标准和专门的舰用战术数据总线有许多种，但使用的最多的还是当推美国的MIL－STD－1553B。1553B的传输介质有同轴电缆、屏蔽双绞线、光缆等，通过变压器藕合或直接藕合方式把终端藕合到总线上去。这种数据总线的传输速率、传输距离、远程终端数，能较好的满足各类中小型舰艇以及潜艇系统通信的要求，故应用十分普及。

军用车辆及各类战车作为陆军地面武器的作战平台，经常工作在强振动、高噪音、粉尘多，温度变化大的恶劣环境中。因此，其内部电子设备间的数据通信要求通过严格的故障检测，以达到较高的可靠性、残存性和容错能力。在实时性方面，动力系统一体化控制要分别对发动机和变速器进行控制，二者之间的数据通信要求一条消息的最大响应时间一般极短，这样才能实现对发动机和变速器的实时控制，从而提高整个动力系统的综合性能。此外，还有一些对数据通信的特殊要求，如协议简单性、短帧信息传输、信息交换的频繁性、网络负载的稳定性、高安全性和性价比高等。1553B总线具有很高的可靠性和很好的实时性，对于动力传动一体化控制这种数据通信种类多、数据量大、实时性要求较高、网络节点少的系统，1553B总线比现有的绝大多数总线具有更多的性能优势。

1553b关键技术

一是总线接口硬件和软件设计。采用接口卡或接口控制器形式与武器各子系统的硬件连接。同时，需要编写相应的通信控制软件，包括传输层软件和驱动层软件，通过信息和资源的共享，按照武器的作战目标，在应用层上真正实现功能的综合。

二是接口控制文件（Interface Control Document 缩写ICD）。ICD由通过1553B数据总线在武器各电子设备之间互联的接口信号组成。根据武器的控制策略和控制目标，必须编写符合要求的ICD文件，确定总线上传输的周期性数据和随机数据。只有这样才能确定数据流之间的相互关系，高效率的实现功能的综合，有效提升武器的作战性能。

三是总线表。总线表是指一个周期内所有可能传输的总线命令集。根据武器平台的控制要求，确定一个周期内传输的命令和消息队列，按照大小周期划分时间片，对消息队列进行排序和优化，使总线负载达到平衡，提高总线的利用率和数据传输的实时性。

1553b优点

1、线性局域网络结构 合理的拓扑结构使得1553B总线成为航空系统或地面车辆系统中分布式设备的理想连接方式。与点对点连接 相比，它减少了所需电缆、所需空间和系统的重量。便于维护，易于增加或删除节点，提高设计灵活性。

2、冗余容错能力 由于其固有的双通道设计，1553B总线通过在两个通道间自动切换来获得冗余容错能力，提高可靠性。通道的自动切换对软件透明。

3、支持“哑”节点和“智能”节点 1553B总线支持非智能的远程终端。这种远程终端提供与传感器和激励器的连接接口。十分适合智能中央处理模块和分布式从属设备的连接。

4、高水平的电器保障性能 由于采用了电气屏蔽和总线耦合方式，每个节点都能够安全地与网络隔离；减少了潜在的损坏计算机等设备的可能性。

5、良好的器件可用性 1553B总线器件的制造工艺满足了大范围温度变化以及军标的要求。器件的商品化使得1553B总线得以广泛地应用在苛刻环境的项目当中。

6、保证了的实时可确定性 1553B总线的命令/响应的协议方式保证了实时的可确定性。这可能是大多数系统设计者在设计使命关键系统中选择1553B总线的最主要的原因。

技术发展

MIL-STD-1553B总线具有高速、灵活的特点，通信效率高，修改、扩充和维护简便。下面列举一些数据：MIL-STD-1553B 是数字命令/响应式时分制多路传输数据总线，传输速率 1M 比特/秒，足以满足第三代作战飞机的要求；字长度 20 比特，数据有效长度 16 比特；半双工传输方式，双冗余故障容错方式，传输媒介为屏蔽双绞线。 1553B总线的冗余度设计，提高了子系统和全系统的可靠性。总线本身（包括总线控制器、双绞线、偶合器等）平均无故障工作时间超过 10,000 小时，在全系统中基本可忽略其故障率，比歼-8Ⅱ原有联结方式好得多。同时可以省去歼-8Ⅱ设备间复杂繁琐的点对点联结，仅此一项可令全电子系统的重量减轻约 5%，并节省空间、功耗。数字传输方式与传统的模电方式相比，速度更快、反应时间更短、保密性更好、抗干扰能力更强，能充分发挥火控设备性能。字差错率小于千万分之一。在后勤维护方面，标准的接口、插卡非常容易拆卸，可以方便的通过数字式工具进行测试/虚拟。经测试仅地面测试一项，就可比以往减少 30% 的维护工时。 1553B协议最初是为空军设计的，随着1553B总线的优越性的不断体现和武器装备的升级换代，1553B协议已应用到各个兵种，在陆军和海军的武器和维护系统中已开始采用1553B总线。 随着国防现代化的建设和武器系统的升级换代，我军也开始将1553B协议大量的应用到武器系统的设计中。

1553b模块

EP-H31580(MIL-STD-1553B协议芯片）

EP-H6273E PCI 1-4通道EBR-1553通讯模块

EP-H5273 cPCI/PXI 1-4ChMIL-STD-1553通讯模块

EP-H9273 PCMCIA单通道MIL-STD-1553通讯模块

EP-H7273 PC/104-Plus 1-4通道MIL-STD-1553通讯模块

EP-H31580 MIL-STD-1553 协议芯片

EP-H8273 4CH MIL-STD-1553B+16T/16R ARINC429

EP-H6273 PCI 1-2通道MIL-STD-1553通讯模块

EP-H7273I PC/104 1-4通道MIL-STD-1553通讯模块

EP-H2273 RS-422/MIL-STD-1553通讯模块

EP-H5200航电综合测试模块

EP-H1273 USB接口MIL-STD-1553/ARINC 429通讯模块

EP-H8200 1553B/429/串口/CAN/DA/IO 多功能多协议VXI模块

EP-H6200 1553B/429/串口多协议通信PCI模块(新)

EP-H5200A 1553B/429/串口多协议通信cPCI/PXI模块（新）

EP-H5273B 4K条BC消息/缓冲区1553B通讯双缓冲cPCI/PXI模块(新)

EP-H7273A 输出电压可调1553B PC104+模块（新）

ARINC 429系列

ARINC 429功能介绍

EP-H6272 PCI 16T/R ARINC429通讯模块

EP-H5272 cPCI/PXI 16T/R ARINC429通讯模块

EP-H3280 ARINC429芯片

EP-H7272 PC/104-PlusARINC429通讯模块

EP-H7272-I PC/104 8T/8R ARINC429通讯模块

EP-H9272 PCMCIA 4T/4R ARINC429通讯模块

EP-H5272A 16T/16R Arinc429通信模块(新)

同步器、分解器与串口通讯系列

EP-H7279 2CH高速PCM输出+1CH IRIG-B时码接收

EP-H5276 16通道RS-232/422/485串口通信模块

EP-H6276 16CH全异步RS-232/422 PCI串口通信模块

EP-H5278 高性能CAN总线通讯CPCI/PXI模块（新）

EP-H6275 LVDS通讯接口PCI模块

EP-H8276 16通道程控设置通信模块

EP-H8276C 误码率测试/同步/异步可设置串口通讯VXI模块

EP-H6276C 双通道HDLC PCI通讯接口模块

EP-H5274 同步器/分解器到数字或数字到同步器/分解器模块（新）

EP-H5275 cPCI/PXI LVDS通讯接口板（新）

EP-H6278 双通道CAN总线通信PCI模块（新）

EP-H7276P 16路RS-232/422/485通讯PC104+模块（新）

FPGA

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

工作原理

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。

电源类型

FPGA电源要求输出电压范围从1.2V到5V，输出电流范围从数十毫安到数安培。可用三种电源：低压差(LDO)线性稳压器、开关式DC-DC稳压器和开关式电源模块。最终选择何种电源取决于系统、系统预算和上市时间要求。

如果电路板空间是首要考虑因素，低输出噪声十分重要，或者系统要求对输入电压变化和负载瞬变做出快速响应，则应使用LDO稳压器。LDO功效比较低（因为是线性稳压器），只能提供中低输出电流。输入电容通常可以降低LDO输入端的电感和噪声。LDO输出端也需要电容，用来处理系统瞬变，并保持系统稳定性。也可以使用双输出LDO，同时为VCCINT和VCCO供电。

如果在设计中效率至关重要，并且系统要求高输出电流，则开关式稳压器占优势。开关电源的功效比高于LDO，但其开关电路会增加输出噪声。与LDO不同，开关式稳压器需利用电感来实现DC-DC转换。

要求

为确保正确上电，内核电压VCCINT的缓升时间必须在制造商规定的范围内。对于一些FPGA，由于VCCINT会在晶体管阈值导通前停留更多时间，因此过长的缓升时间可能会导致启动电流持续较长时间。如果电源向FPGA提供大电流，则较长的上电缓升时间会引起热应力。ADI公司的DC-DC稳压器提供可调软启动，缓升时间可以通过外部电容进行控制。缓升时间典型值在20ms至100ms范围内。

许多FPGA没有时序控制要求，因此VCCINT、VCCO和VCCAUX可以同时上电。如果这一点无法实现，上电电流可以稍高。时序要求依具体FPGA而异。对于一些FPGA，必须同时给VCCINT和VCCO供电。对于另一些FPGA，这些电源可按任何顺序接通。多数情况下，先给VCCINT后给VCCO供电是一种较好的做法。

当VCCINT在0.6V至0.8V范围内时，某些FPGA系列会产生上电涌入电流。在此期间，电源转换器持续供电。这种应用中，因为器件需通过降低输出电压来限制电流，所以不推荐使用返送电流限制。但在限流电源解决方案中，一旦限流电源所供电的电路电流超过设定的额定电流，电源就会将该电流限制在额定值以下。

配电结构

集中式电源结构

对于高速、高密度FPGA器件，保持良好的信号完整性对于实现可靠、可重复的设计十分关键。适当的电源旁路和去耦可以改善整体信号完整性。如果去耦不充分，逻辑转换将会影响电源和地电压，导致器件工作不正常。此外，采用分布式电源结构也是一种主要解决方案，给FPGA供电时可以将电源电压偏移降至最低。

在传统电源结构中，AC/DC或DC/DC转换器位于一个地方，并提供多 个输出电压，在整个系统内分配。这种设计称为集中式电源结构(CPA)，见左图。以高电流分配低电压时，铜线或PCB轨道会产生严重的电阻损耗，CPA就会发生问题。

分布式电源结构

CPA的替代方案是分布式电源结构(DPA)，见左图。采用DPA时，整个系统内仅分配一个半稳压的DC电压，各DC/DC转换器（线性或开关式）与各负载相邻。DPA中，DC/DC转换器与负载（例如FPGA）之间的距离近得多，因而线路电阻和配线电感引起的电压下降得以减小。这种为负载提供本地电源的方法称为负载点(POL)。

芯片结构

主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。如图1-1所示（注：图1-1只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构），FPGA芯片主 要由7部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。

图1-1 FPGA芯片的内部结构

FPGA芯片的内部结构

每个模块的功能如下：

1． 可编程输入输出单元（IOB）

可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图1-2所示。FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。

图1-2 典型的IOB内部结构示意图

典型的IOB内部结构示意图

外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。

为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有 一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。

2． 可配置逻辑块（CLB）

CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，如图1-3所示。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。

图1-3 典型的CLB结构示意图

典型的CLB结构示意图

Slice是Xilinx公司定义的基本逻辑单位，其内部结构如图1-4所示，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门（XORG）和一个专用与门（MULTAND），一个异或门可以使一个Slice实现 2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器（MUXC）组成，用于实现快速的算术加减法操作；4输入函数发生 器用于实现4输入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或 64比特移位寄存器）；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。

图1-4 典型的4输入Slice结构示意图

典型的4输入Slice结构示意图

3． 数字时钟管理模块（DCM）

业内大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。Xilinx推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。

4．嵌入式块RAM（BRAM）

大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器 （CAM）以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入 CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将 FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。

单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽 深度）不能大于18k比特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。

5． 丰富的布线资源

布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为4类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片 Bank间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。

在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。

6． 底层内嵌功能单元

内嵌功能模块主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等软处理核（SoftCore）。越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。

DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。Xilinx公司生产的芯片上集成了 DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以通过IP核生成的工具方便地进行管理和配置。DLL的结构如图1-5所示。

图1-5 典型的DLL模块示意图

典型的DLL模块示意图

7. 内嵌专用硬核

内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核（Hard Core），等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高FPGA的乘法速度，主流的FPGA 中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器（SERDES），可以达到数十Gbps的收发速度。

Xilinx公司的高端产品不仅集成了Power PC系列CPU，还内嵌了DSP Core模块，其相应的系统级设计工具是EDK和Platform Studio，并依此提出了片上系统（System on Chip）的概念。通过PowerPC、Microblaze、Picoblaze等平台，能够开发标准的DSP处理器及其相关应用，达到SOC的开发目的。

基本特点

1）采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA内部有丰富的触发器和I/O引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5) FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。

加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。